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Presentation Information
3:50 PM - 4:05 PM JST
(6:50 AM - 7:05 AM UTC)
[J121-16]
FPEG技術実証機における1DCAEによる設計最適化
〇曽根 琉翔
1
、良知 聖淳
1
、大家 瑛士
1
、坂根 悠平
1
、長沼 要
1
、早川 恭祐
2
、佐藤 光秀
2
、塩谷 健
3
(1. 金沢工業大学、2. 信州大学、3. 塩谷製作所)
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Keywords:
1D CAE,FPEG,機械学習
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