講演情報
[C-12-04]低電源電圧・低消費電力スタンダードセルベースコンパレータの オフセットキャンセル技術
◎清田 晃貴1、金城 良守1 (1. 大阪工業大学)
キーワード：
コンパレータ、180 nm バルク CMOS、スタンダードセル、オフセットキャンセル
バッテリーレスデバイスの普及に伴い、低電圧・低消費電力動作が可能なA-D変換器用コンパレータの需要が高まっている。デジタル標準セルのみで構成される標準セルベースコンパレータ（SCBC）はレイアウトおよび自動配置配線が容易である反面、標準セルの微小な素子寸法に起因する素子ミスマッチにより、大きな入力オフセット電圧が生じるという課題がある。 本稿では、SCBC に対するオフセットキャンセル（OC）手法を新たに提案する。従来の StrongARM Latch（SAL）においては、内部ノードと GND 間に CAP-DAC を挿入して OC を行うが、SCBCは標準セルで設計されるため内部ノードへの CAP-DAC 挿入が困難である。そこで本提案では、NAND の出力ノードに CAP-DAC を設けることで OC を実現する。 180 nmバルク CMOS プロセスを用いたモンテカルロシミュレーションの結果、入力オフセット電圧の標準偏差は従来型 SCBC の18.8 mV から提案する OC 型 SCBC では 4.0 mV へと大幅に低減された。また、この値は OC 型 SAL の 4.2 mV と同等であり、内部ノードではなく NAND 出力ノードに CAP-DAC を設けるという制約下においても、従来の OC 手法と遜色ない性能が得られることが確認された。