[C-12] 集積回路

10:00 〜 10:15学術奨励賞候補対象

[C-12-39] AI エージェントを用いたデジタル回路合成における タイミング違反の自動補正

◎田中 遥斗¹、Wang Wenqian¹、福田 勘太¹、Soliman Nabil¹、Sureechainirun Ned¹、Zhang Yuncheng¹、酒井 啓之¹、國弘 和明¹、岡田 健一¹ (1. 東京科学大学)

キーワード：

集積回路

近年、生成AIの急速な発展に伴い、HDLコード生成等の回路設計への応用が注目されている。特に、自律的にタスクを遂行するAIエージェントの登場により、人間の指示に基づいて高度な問題解決や設計支援を行うことが可能となった。AIエージェントを用いることにより、従来人手で行っていた複雑な回路設計の一部をAIで自動化することが可能となった。
一方で、回路設計の後工程である論理合成や配置配線の結果として発生するタイミング違反への対応は、依然として設計者の知識や経験に依存する部分が大きい。タイミング違反の修正には、回路構造の解析やパイプライン段数の調整、論理の再構成など複雑な検討が必要となり、多くの設計工数を要する。そのため、タイミング収束の効率化はデジタル回路設計における重要な課題となっている。
そこで本研究では、AIエージェントを用いてタイミング解析結果を自動的に解釈し、タイミング違反を自動補正する手法を提案する。AIエージェントが制約情報および解析レポートに基づいて修正方針を生成し、ゲートネットリストの修正を自律的に実施することで、タイミング収束に要する設計工数の削減を目指す。