[11a-S1-1~9] 13.5 デバイス／配線／集積化技術

11:00 〜 11:15

[11a-S1-9] 論理回路の三次元構造に対応するCubic-based IC アーキテクチャ設計

〇(B)内田 銀河¹、王 臻豪¹、王 培龍¹、今井 慎也¹、上野 聡²、堀 敦²、若林 整² (1.科学大工、2.科学大総合研究院)

キーワード：

3D-stacked FET、3DSFET、Cubic-based IC

実用化に向けた研究が進む2 nm ノード以降の半導体プロセスでは、微細化を継続するため、3D-stacked FET(3DSFET), 裏面電源供給などの新技術が導入されつつある。これらは三次元的な構造を持ち、従来のスタンダードセル設計における平面的なレイアウト手法では、正確な評価や検討が困難となっている。さらに、ウェハに対して垂直方向に電流を流すVertical GAAも実装面積を減らすために提唱されているが、セル体積が大きくなるという懸念もある。本研究では、集積回路の各要素を立方体を使って再現するCubic-Based IC を用いた3 次元のセルモデルを作成し、セル面積及び体積について、最小面積F² と、新たに提唱する最小体積G³ を用いてそれぞれ評価を行った。