[21a-B203-1~11] CS.12 Code-sharing Session of 9.4 & M

9:30 AM - 9:45 AM JST(12:30 AM - 12:45 AM UTC)

[21a-B203-3] Optimization of Wiring Layout of CMOS Integrated Thermoelectric Device

〇Shuhei Arai¹, Takeo Matsuki^1,2, Takanobu Watanabe¹ (1.Waseda Univ., 2.AIST)

Keywords:

thermoelectric device,silicon wire

Siナノワイヤを発電部に持つ熱電デバイスの性能向上には、電気抵抗を抑え発電部の温度差を最大化する必要がある。我々は電気的配線と導熱路用配線のレイアウトの最適化を実験により行った。結果、Siナノワイヤを支えるSi-Padの面積を削減せず、導熱路用配線の間隔を狭くしつつ、高温側と低温側を結ぶ配線を長くしたデバイスで最大の発電密度を得た。これは電気抵抗と電気的配線層による熱漏れを抑制できたためであると考える。