[10p-S102-1~9] 17.3 Layered materials

1:15 PM - 1:30 PM JST(4:15 AM - 4:30 AM UTC)

[10p-S102-2] A trial fabrication of Transistors Utilizing a Graphene Ultra-Short Gate

〇Hirai Tanaka¹, Fuminori Sasaki¹, Hideaki Sugino¹, Toshifumi Irisawa², Takeo Matsuki³, Daisuke Ohori⁴, Kazuhiko Endo⁴, Keisuke Atsumi⁵, Kosuke Nagashio⁵, Issei Watanabe⁶, Hirokazu Fukidome¹ (1.RIEC, Tohoku Univ., 2.AIST, 3.Tsukuba Univ., 4.IFS, Tohoku Univ., 5.Tokyo Univ., 6.NICT)

Keywords:

semiconductor,Graphene

GAA以降の次世代ICの実現には、ゲートのシングル・ナノレベルの極短化およびチャネルの1 nm程度の極薄化が不可欠である。しかし3 nm以下の膜厚では、Siのキャリア移動度が激減する。ゆえに、二次元半導体結晶が次世代半導体材料として注目されている。我々は、劈開・転写法を用いない、グラフェン極短ゲート構造の作製に成功した。本稿では、グラフェン極短ゲートを用いたトランジスタの試作について発表する。