[11a-E201-1~8] 13.3 Insulator technology

10:45 AM - 11:00 AM JST(1:45 AM - 2:00 AM UTC)

[11a-E201-8] Formation of ultra-scaled high-k gate stacks (CET 0.9 nm) by low-thermal-budget (500 °C) oxygen-passivated interfacial layer (O-PAS IL)

〇Yukinori Morita^1,6, Takamasa Kawanago^1,6, Takefumi Kamioka^1,6, Yuichiro Mitani^2,6, Toshihide Nabatame^3,6, Takashi Onaya^3,6, Naoki Fukata^3,6, Wipakorn Jevasuwan^3,6, Kazuhito Tsukagoshi^3,6, Takuya Hoshii^4,6, Kasidit Toprasertpong^5,6, Atsushi Tamura^5,6, Koji Kita^5,6, Naoya Okada^1,6, Kenzo Manabe^1,6, Wataru Mizubayashi^1,6, Hiroyuki Ota^1,6, Takashi Matsukawa^1,6, Shinji Migita^1,6 (1.AIST, 2.Tokyo City Univ., 3.NIMS, 4.Science Tokyo, 5.The Univ. Tokyo, 6.LSTC)

Keywords:

High-k gate stack,Interfacial layer,CET

2nmおよびそれ以細ノードで採用される積層型ナノシートトランジスタは、架橋構造の極薄（5nm以下）のナノシートの周囲にゲートスタックを形成するゲートオールアラウンド構造が用いられる。IRDSロードマップから要求されるCET値は0.9nmまで薄膜化されており、ナノスケールの微細構造に対する極薄の界面層（IL）形成、high-k/メタルゲートスタック形成には、ナノスケールのトランジスタ構造を破壊しないように、プロセス温度のコントロールが必須である。我々は、極薄のCETゲートスタックを実現する新たなIL形成手法として酸素パッシベーションIL（O-PAS IL）技術を提案し、検証を行ってきた。今回、O-PAS IL形成条件を拡張し、低温（500℃）で形成したIL上のゲートスタックの評価を行った。