セッション詳細

[C-12]集積回路

2026年3月10日(火) 13:45 〜 17:00
1号館 2階 S206(九州産業大学)
座長:小菅 敦丈(東京大学)、小林 大祐(NTT)

[C-12-01]高位合成による ASIC 実装を指向した量子ビット方向推定用 DSP の設計

〇黒川 幸晟1、今川 隆司2、若林 一敏3、小林 和淑1 (1. 京都工芸繊維大学、2. 福井大学、3. 東京大学)

[C-12-02]量子誤り訂正に向けた回転表面符号デコーダーの高位合成による設計と評価

◎城戸 浩吏1、門本 淳一郎2、若林 一敏2、小林 和淑1 (1. 京都工繊大、2. 東大)

[C-12-03]A 3D-Stacked Artificial Retinal Chip with CNN-Based Object Recognition

◎△DUAN YUQI1、片浦 碧1、鈴木 章広1、川島 凌太朗1、虎澤 昂太朗1、Thianmontri Pattaramon1、櫻井 雪乃1、福島 誉史1、清山 浩司2、田中 徹1 (1. 東北大学、2. 長崎総合科学大学)

[C-12-04]ばらつき補償機能を有する次世代ロジックインメモリ回路に関する基礎検討

◎山本 柊1、夏井 雅典1、羽生 貴弘1 (1. 東北大)

[C-12-05]Hierarchical Bit-Line Sensing Scheme for Advanced 3D NAND Flash

◎MAO FONG LUO1, Toru Tanzawa1 (1. Graduate School of Infomation, Production and Systems, Waseda University)

[C-12-06]Temperature Compensation Design for Multiply-and-Accumulate
Operations in Analog Computing In-Memory

◎GENGYUAN LI1, Toru Tanzawa1 (1. Graduate School of Information, Production and Systems, Waseda University)

休憩時間

[C-12-07]エッジAIによるYOLOXの動作高速化の検討

〇池田 才慈1、中西 知嘉子1 (1. 大阪工業大学)

[C-12-08]SoC FPGA を対象とした AI モデルの量子化と精度評価

〇岩永 大翔1、中西 知嘉子1 (1. 大阪工業大学)

[C-12-09]SoC FPGAを用いたカーネルサイズ5×5のConv2D層の高速化手法

◎山本 璃人1、中西 知嘉子1 (1. 大阪工業大)

[C-12-10]ResNetのエッジデバイス上での動作高速化手法の検討

〇岡本 遥仁1、中西 知嘉子1 (1. 大阪工業大学)

[C-12-11]エッジAIを用いたResNet50の回路起動回数の削減手法の提案

〇杼森 雄己1、中西 知嘉子1 (1. 阪工大)

[C-12-12]SoC FPGAを用いたMoveNetの高速化手法の検討

〇鎌倉 生昇1、中西 知嘉子1 (1. 大阪工業大学)