[15a-S4_203-1~11] 13.4 Si processing /Si based thin film / MEMS / Equipment technology

10:15 AM - 10:30 AM JST(1:15 AM - 1:30 AM UTC)

[15a-S4_203-6] Development of 2-Layer Al Wiring and TiN gate for SOI-CMOS process in Minimal-Fab Process

〇Hiroshige Kogayu¹, Ryuhei Sekifuji¹, Hiroyuki Tanaka², Noriko Miura², Shiro Hara^1,2 (1.Hundred, 2.AIST)

Keywords:

via resistance,barrier layer,contact resistance

ミニマルファブを用いた2層Al配線TiNゲートSOI-CMOSプロセスの開発を行ってきたが、2層Al配線については長らくビア抵抗の低減が課題となっていた。このビア抵抗をTi/Al/TiNというTi系バリア層を挿入することでプロセスフローを構築した。ビア抵抗の低減を確認し、さらにトランジスタ形成から2層Al配線までの一貫プロセス試作を行い、コンタクト抵抗についてもバリア層を挿入した構造について評価した。