[17a-K505-1~9] 23.1 Joint Session N "Informatics"

9:15 AM - 9:30 AM JST(12:15 AM - 12:30 AM UTC)

[17a-K505-2] Wafer and device process co-optimization in semiconductor manufacturing by cross-company overall process-digital twins

〇Shota Seki^1,4, Yuji Nakanishi¹, Tsuyoshi Matsuoka¹, Susumu Maeda¹, Masaki Takaishi¹, Takuya Kusunoki², Yuta Nagai², Hiroki Nagakura³, Koichi Tanigawa³, Kentaro Kutsukake⁴, Toru Ujihara^1,4 (1.Aixtal, 2.GWJ, 3.SCK, 4.Nagoya Univ.)

Keywords:

semiconductor,process informatics,machine learning

半導体製造プロセスは非常に多くの工程からなり、個々の工程や企業内の閉じた工程のみのプロセス最適化では性能の向上は頭打ちとなりつつあるため、ウェーハ製造からデバイス製造まで、企業を超えた一気通貫の最適化が必要である。本研究では、ウェーハ工程からデバイス工程まで企業間を跨いで連なった工程を模したデジタルツインを作成し、プロセスの全体最適化を行った。