講演情報
[15a-S4_203-10]ミニマルファブを用いたSiインターポーザ製作の研究
〇田中 宏幸1、徳永 博司2、田上 佳代3、井関 伸至3、安田 正一3、野沢 善幸4、速水 利泰4、杉山 広5、居村 史人5、三浦 典子1、池田 伸一1、原 史朗1,5 (1.産総研、2.MTC、3.熊本防錆、4.SPPテクノロジーズ、5.Hundred Semiconductors)
キーワード：
インターポーザ、パッケージング、TSV
3次元積層やチップレットといった先端実装技術は、後工程の範疇であったチップの集積化技術を前工程技術を導入する新たな技術革新によって、半導体の性能を飛躍的に向上させる可能性が見いだされたことにある。しかしながら、このプロセス技術統合は、扱う基板サイズや形状が全く異なる上にシステム的にも前工程と後工程は全く異なるという課題が潜在している。ミニマルファブの後工程においては、そこに複数チップを統合的に前工程技術で統一する「Fusion Core」を開発しているが、ウェハを複数枚重ね合わせる際に必要となるウェハ両面の貫通エッチング技術(TSV)である。このTSV技術を用いてデバイスを作り込んだウェハ間の電極群を総合配線するための挿入基板、すなわちインターポーザというプロダクトが必要となる場合がある。今回は、積層チップ間を接続するSiブリッジプロセス技術への試作を進めたので報告する。