セッション詳細
[17a-K101-1]極薄High-k/メタルゲートスタック形成におけるHfO2上ALD-TiNの初期成長メカニズム
〇森田 行則1、間部 謙三1、太田 裕之1、林 喜宏1 (1.産総研 SFRC)
[17a-K101-2]Gate-all-around FET用TiAlC/TiN電極の実効仕事関数へのF混入の影響
〇間部 謙三1、上嶋 和也1、太田 裕之1、森田 行則1、八木下 淳史1、入沢 寿史1、林 喜宏1 (1.産総研 SFRC)
[17a-K101-3]300mm先端ロジック半導体向けタングステン電極形成プロセスの検討
〇岡田 直也1、太田 裕之1、間部 謙三1、森田 行則1、入沢 寿史1、伊藤 文則1、林 喜宏1 (1.産総研 SFRC)
[17a-K101-5]ナノインプリントリソグラフィを用いた微細ローカル配線形成技術
〇鈴木 健太1、上田 哲也1、笠嶋 悠司1、深沢 正永1、廣島 洋1、林 喜宏1、石田 真幸2、舩吉 智美2、日浦 広実2、香川 正行2、長谷川 敬恭2、山本 磨人2 (1.産総研 SFRC、2.Canon)
[17a-K101-10]Component Prioritization Assessment in Gate-All-Around Nanosheet FETs using Design-Technology Co-Optimization (DTCO)
〇(D)Xiaoran Mei1, Yaoping Xiao1, Takuya Saraya1, Toshiro Hiramoto1, Masaharu Kobayashi1,2 (1.IIS, The Univ. of Tokyo, 2.d.lab, The Univ. of Tokyo)
[17a-K101-11]Design Technology Co-optimization (DTCO) for spacer Design in Gate-All-around Nanosheet FETs
〇(M2)Yaoping Xiao1, Xiaoran Mei1, Takuya Saraya1, Toshiro Hiramoto1, Masaharu Kobayashi1,2 (1.IIS, Univ. of Tokyo, 2.d.lab, Univ. of Tokyo)
[17a-K101-12]Comprehensive Study on the Silicon-Nanosheet Thickness Dependence On the Device Performance of Gate-All-Around NFETs
〇(M2)Yaoping Xiao1, Xiaoran Mei1, Takuya Saraya1, Toshiro Hiramoto1, Masaharu Kobayashi1,2 (1.IIS, Univ. of Tokyo, 2.d.lab, Univ. of Tokyo)